Verilog二进制加法

时间:2015-10-23 00:30:08

标签: verilog system-verilog

AB上的二进制加法,并将其与正确的进位一起输出。我不确定如何实现进位位

AB是4位输入

C是1位输出,用于进位位

module addop(C , O , A , B);
   input [3:0] A;
   input [3:0] B;
   output [3:0] O;
   output       C;

   assign C1 = A[0] + B[0];
   assign C2 = A[0] + B[1];
endmodule

1 个答案:

答案 0 :(得分:3)

您可能希望在此处使用连接运算符{}

module addop(C, O, A, B);
   input [3:0] A;
   input [3:0] B;
   output [3:0] O;
   output       C;

   assign {C, O} = A + B;
endmodule

您的综合工具将负责转换它们 进入逻辑门。

请参阅与串联相关的此问题:

What do curly braces mean in Verilog?