怎么理解(clk'event和clk ='1')

时间:2015-10-22 14:46:02

标签: vhdl

由于(clk'event和clk ='1')通常用于描述clk信号的上升沿事件,因此我有以下问题:

(1)如何理解“和”?它的意思是“然后”吗?

(2)怎么样(clk ='1'和clk'event)?它和上面一样吗?

谢谢!

1 个答案:

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  1. "和"表示逻辑"和",如在"这两个事情都应该是真的,表达式返回true"。

  2. 是的,这在逻辑上是等价的。

  3. 说完这个,在这种情况下你应该使用的是rising_edge函数,例如if (rising_edge(clk)) then。这个以及随附的falling_edge函数在更多场景中可以正常工作,并且更具可读性。