Verilog：将十六进制数乘以0.1

Question

如何将以下十六进制数pid_out乘以0.1（除以10）？我想做点什么：

assign  dat_o = pid_out / 10;

Verilog代码：

output  [14-1: 0] dat_o;
reg     [14-1: 0] pid_out;

// some code

assign dat_o = pid_out ;

以下是否正确？

ten = 4'hA;
assign dat_o = $signed(pid_out)/$signed(ten);