FPGA上的AXI4吞吐量

Question

我正在开发7系列FPGA，并计划使用MIG内存控制器与DDR3接口，以及内存控制器与FPGA内部其他模块之间的AXI4接口。如果我在某个X时钟和64位数据上运行它，我会得到什么样的吞吐量效率。我的意思是64X是不合逻辑的假设。在突发模式和非突发模式的握手中它丢失了多少？我只是在寻找粗略的价值观，而不是确切的。棒球场上的东西。

谢谢。

Answer 1

根据Xilinx的xapp792 70％效率是合理的数字。这适用于通常具有非常突发的DDR SDRAM友好访问模式的视频。随机内存访问可能会少得多。