如何在VLSI设计中物理实现寄存器的后门访问？

Question

通常可以使用使用地址＆amp ;;的接入技术来验证可合成寄存器。数据总线（这些总线是硅芯片上实际硬件的一部分）。但是这种传统的访问技术消耗的时间有限。

使用UVM注册抽象层（RAL）是验证设计中RTL寄存器的一种非常有效的方法。这种方法的一个关键特性是'后门访问'，凭借这种功能，人们可以访问（即读取或写入）任何RTL寄存器。零模拟时间。后门访问机制使用分层HDL路径来执行此操作。

问题是硅上的物理规定是什么使得零时间访问成为可能？

Answer 1

您不会在芯片上使用任何特殊的物理规定来启用后门访问。 UVM与模拟一起使用，在模拟中，您可以访问设计中任何信号的值。最多，设计师可以创建一些丢弃信号，以便收集分散在整个设计中的寄存器位。

Answer 2

UVM中的寄存器抽象层使用仅在模拟期间可用的技术提供对寄存器的后门访问。这可以通过综合工具不允许的分层参考，或使用像DPI这样的工具编程接口。所以后门在这里指的是模拟工具修改设计状态的能力。

当然，设计中有后门规避了访问寄存器的正常硬件协议，但这是设计的一个功能方面，绝不会在0时间内发生。扫描链将是后门硬件访问的一个示例。

Answer 3

没有，显然。零访问时间在物理上是不可能的您应该在将设计提交给硅之前验证您的设计。