RISC-V Rocket Cache Coherence

Question

对于RISC-V Rocket处理器，缓存采用何种写策略（例如回写+分配，写入+无分配）？ L1高速缓存如何与RISC-V中的L2高速缓存保持一致？

Answer 1

RISC-V是ISA（指令集架构），而不是处理器。因此，ISA对缓存回写策略或一致性设计没有任何意义。这些决定由各个处理器设计团队决定。事实上，他们甚至不需要缓存。

RISC-V关于内存的唯一内容是＆＃34;内存一致性模型＆＃34;。 RISC-V使用相当宽松的一致性模型，因此两个RISC-V线程可以看到两个不同的内存操作序列/交错（而不是＆＃34;顺序一致性＆＃34;其中所有线程都看到相同的交织）。

编辑（现在这个问题澄清了它只是询问伯克利火箭处理器）：

截至2015年9月9日，Rocket的L1缓存是回写+分配。 L1通过窥探请求保持连贯。每个火箭核心都坐落在一个火箭瓦片上。包含L1。

可选的L2位于Rocket牌之外。 Rocket tiles仲裁对单个L2的访问。 L2包含并包含所有L1数据。但是，L2可能持有陈旧数据，但如果核心请求该数据，L2将知道哪个L1保存数据的当前副本，并将发送适当的释放请求。