使用适用于Modelsim的Do文件包含Verilog头文件

Question

在我给出的系统verilog文件中，include表示Verilog Header文件（.vh）。当我在Modelsim中手动运行模拟时，我通常会进入文件的属性（＆＃34; Verilog＆amp; SystemVerilog＆＃34;标签）并包含保存头文件的目录。我将如何在我试图创建的.do文件中引用它？

Answer 1

假设你有一个包含在`include宏中的文件;你应该能够使用+incdir+<path>参数来编译命令;其中path是包含.vh或.svh文件的目录的路径。