Verilog：参数数组

Question

我需要一个像这样声明的参数数组：

parameter[16-1:0] param_name [nb_total-1 : 0];

我想以这种方式初始化它：

for (i = 1; i <= nb_total; i = i +1) begin
    param_name[i] = {8'd2, 5'd1, 3'd0};
end

你知道这是否可能吗？