应用错误收集

我使用Ubuntu Linux 14.04 LTS和Altera Quartus 15.0网络版，由于许可错误，我很难模拟我的设计。我正在为VEEK-MT的LCD触摸屏设计一个LCD_driver，与Altera的Cyclone IV EP4CE115交叉。

老实说，我没有像 ModelSim-Altera 这样的仿真软件的经验，但我知道如何使用 .vwf 文件并用它们进行模拟，我知道以及如何使用signaltap逻辑分析仪。创建 usinversity program .vwf 文件后，我编译项目，按 运行功能模拟 ，我得到一个包含以下内容的窗口：

确定ModelSim可执行文件的位置......

使用：/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin

要指定ModelSim可执行文件目录，请选择：工具 - ＆gt;选项    - ＆GT; EDA工具选项注意：如果ModelSim-Altera和ModelSim可执行文件都可用，将使用ModelSim-Altera。

****生成ModelSim Testbench ****

quartus_eda --gen_testbench --check_outputs = on --tool = modelsim_oem   --format = verilog --write_settings_files = off test5 -c test5 --vector_source =＆＃34; /path/to/Altera/projects/test/5/test5.vwf"   --testbench_file =＆＃34; /path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt"

ld.so检测到不一致：dl-close.c：762：_dl_close：断言   `MAP-＆GT; l_init_called＆＃39;失败！信息：   ************************************************** *****************信息：运行Quartus II 64位EDA网表编写器信息：版本15.0.0   Build 145 04/22/2015 SJ网络版信息：版权所有（C）1991-2015   Altera公司。版权所有。信息：您对Altera的使用   公司的设计工具，逻辑功能信息：等   软件和工具及其AMPP合作伙伴逻辑信息：功能，   以及任何上述信息的任何输出文件:(包括   设备编程或模拟文件），以及任何与信息相关的信息   文档或信息明确主题信息：到   Altera程序许可证信息的条款和条件：   订购协议，Altera Quartus II许可协议，
  信息：Altera MegaCore功能许可协议，或其他   信息：适用的许可协议，包括但不限于，
  信息：您的使用仅用于编程逻辑   信息：由Altera制造并由Altera或其出售的设备   信息：授权经销商。请参阅适用的
  信息：有关进一步细节的协议。信息：处理开始：太阳   2015年8月9日22:18:46信息：命令：quartus_eda --gen_testbench   --check_outputs = on --tool = modelsim_oem --format = verilog --write_settings_files = off test5 -c test5 --vector_source = / path / to / Altera / projects / test / 5 / test5.vwf   --testbench_file = /路径/到/ Altera公司/项目/测试/ 5 /模拟/ QSIM / test5.vwf.vtWarning   （201007）：找不到端口＆＃34; h_counter＆＃34;在设计警告（201007）：不能   找到港口＆＃34; h_counter [10]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [9]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [8]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [7]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [6]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [5]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [4]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [3]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [2]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [1]＆＃34; in designWarning（201007）：找不到端口   ＆＃34; h_counter [0]＆＃34;在设计警告（201007）：找不到端口＆＃34; v_counter＆＃34;   在设计警告（201007）：找不到端口＆＃34; v_counter [9]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [8]＆＃34;在   designWarning（201007）：无法找到端口＆＃34; v_counter [7]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [6]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [5]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [4]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [3]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [2]＆＃34;在   designWarning（201007）：找不到端口＆＃34; v_counter [1]＆＃34;在   designWarning（201007）：无法找到端口＆＃34; v_counter [0]＆＃34;在   designWarning（201007）：无法找到端口＆＃34; HSD_s＆＃34;在设计警告   （201007）：找不到端口＆＃34; VSD_s＆＃34; in designInfo（201000）：生成   Verilog测试台文件   /path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt   for simulationInfo：Quartus II 64位EDA网表编写器   成功的。 0错误，25警告信息：峰值虚拟内存：1088   兆字节信息：处理已结束：Sun Aug 9 22:18:47 2015信息：   经过时间：00：00：01信息：总CPU时间（在所有处理器上）：   00:00:01顺利完成。

成功完成。

****生成功能模拟网表****

quartus_eda --write_settings_files = off --functional = on   --flatten_buses = off --simulation --tool = modelsim_oem --format = verilog --output_directory =＆＃34; / path / to / Altera / projects / test / 5 / simulation / qsim /＆＃34;   test5 -c test5

ld.so检测到不一致：dl-close.c：762：_dl_close：断言   `MAP-＆GT; l_init_called＆＃39;失败！信息：   ************************************************** *****************信息：运行Quartus II 64位EDA网表编写器信息：版本15.0.0   Build 145 04/22/2015 SJ网络版信息：版权所有（C）1991-2015   Altera公司。版权所有。信息：您对Altera的使用   公司的设计工具，逻辑功能信息：等   软件和工具及其AMPP合作伙伴逻辑信息：功能，   以及任何上述信息的任何输出文件:(包括   设备编程或模拟文件），以及任何与信息相关的信息   文档或信息明确主题信息：到   Altera程序许可证信息的条款和条件：   订购协议，Altera Quartus II许可协议，
  信息：Altera MegaCore功能许可协议，或其他   信息：适用的许可协议，包括但不限于，
  信息：您的使用仅用于编程逻辑   信息：由Altera制造并由Altera或其出售的设备   信息：授权经销商。请参阅适用的
  信息：有关进一步细节的协议。信息：处理开始：太阳   2015年8月9日22:18:53信息：命令：quartus_eda   --write_settings_files = off --functional = on --flatten_buses = off --simulation = on --tool = modelsim_oem --format = verilog --output_directory = / path / to / Altera / projects / test / 5 / simulation / qsim /   test5 -c test5Info（204019）：在文件夹中生成文件test5.vo   ＆＃34; /路径/到/ Altera公司/项目/测试/ 5 /模拟/ QSIM //＆＃34;   对于EDA仿真工具信息：Quartus II 64位EDA网表编写器   成功的。 0错误，0警告信息：峰值虚拟内存：1093   兆字节信息：处理已结束：Sun Aug 9 22:18:55 2015信息：   经过时间：00：00：02信息：总CPU时间（在所有处理器上）：   00:00:01顺利完成。

****生成ModelSim .do脚本****

/path/to/Altera/projects/test/5/simulation/qsim/test5.do   生成。

成功完成。

****运行ModelSim模拟****

/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/vsim   -c -do test5.do

/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin /../的linux / vish：   加载共享库时出错：libXft.so.2：无法打开共享   目标文件：没有这样的文件或目录错误。

感谢任何帮助。

ModelSim-Altera错误

1 个答案: