如何在systemverilog中使用函数？

Question

我发现了这样的句子。

function device check_device ;
        case  ..

系统verilog代码中的

。

该设备由enum typedef组成。  还要检查_device是什么。

有谁知道它是什么？你能解释一下吗？

也为什么 - ＆gt;事件存在除了@？ 他们之间有什么不同？

Answer 1

鉴于代码段， check_device 是您定义的名称。它将返回设备类型的值，正如您所说的 typedef ed为枚举定义。

在SystemVerilog中，您可以声明一个显式事件并等待它。运算符 - ＆gt; 用于触发显式事件。与Verilog一样，运营商 @ 可让您等待活动。

例如：

class Foo;
  event bar;
  // ...
  function void notify_bar;
    ->bar;
  endfunction;
  task wait_for_bar;
    @bar;
  endtask;
endclass