为什么typedef不能在systemveriliog中的local中使用?
我是从http://www.asic-world.com/systemverilog/data_types7.html
引用的当我使用struct而不是typedef struct时,我遇到了问题。为什么不使用?
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关于你的第一个问题"为什么typedef不能在本地使用?" Typedef可以在任何SystemVerilog模块中使用,并可以根据我们的需要进行访问/初始化。请参见第6.18节“SV LRM的用户定义类型IEEE 1800 - 2012
”这是一个在模块
中使用typedef的例子struct { //using struct without typedef
byte a;
reg b;
shortint unsigned c;
} myStruct;
module struct_data ();
struct {
byte a;
reg b;
shortint unsigned c;
} myLocalStruct = '{11,1,101};
typedef struct { //using typedef inside the module
real r0, r1;
int i0, i1;
logic [ 7:0] opcode;
logic [23:0] address;
} instruction_word_t;
instruction_word_t IW;
assign IW = '{ real:1.0,default:0};
assign myStruct = '{10,0,100};
initial begin
#1;
$display ("a = %b b = %b c = %h", myStruct.a, myStruct.b, myStruct.c);
$display ("a = %b b = %b c = %h", myLocalStruct.a, myLocalStruct.b, myLocalStruct.c);
$display ("r0 = %b r1 = %d opcode = %h ,address = %h ",IW.r0, IW.r1, IW.opcode,IW.address);
#1 $finish;
end
endmodule
对于你的第二个问题,我们也可以在不使用typedef的情况下使用struct,我在上面的例子中已经显示过。
输出上面的代码
a = 00001010 b = 0 c = 0064
a = 00001011 b = 1 c = 0065
r0 = 00000000000000000000000000000001 r1 = 1 opcode = 00 ,address = 000000