Question

我对Verilog HDL非常陌生，我必须将这个4bit的代码写入计数器。借助于对上下计数器和t触发器的一些阅读，我已经制作了以下代码：

module up_down_4bitcounter (
out,
up_down,
clk,
data,
reset
);

//Output Ports
output [3:0] out;

//Input Ports
input [3:0] data;
input up_down, clk, reset;

//Internal Variables
reg [3:0] out;

//Start of Code
always @(negedge clk)
if (reset) begin // active high reset
out <= 4'b0 ;
end else if (up_down) begin
out <= out + 1;
end else begin
out <= out - 1;
end

endmodule

现在，我收到了这个错误：

Exercise5_1.v:25: syntax error
Exercise5_1.v:25: error: unmatched character (')
Exercise5_1.v:25: error: malformed statement

第25行就是这个：

out <= 4'b0 ;

我不能100％确定我的编码是否正确。你能告诉我我的问题在哪里吗？

Answer 1

Line 25 is this one:

第25行出现错误：

out <= 4'b0 ;

答案是：

Out <= 4'b0000 ;

Answer 2

您的代码很好，您可以模拟它here。一种选择是将out <= 4'b0;更改为out <= 0;，如果它有效，则编辑器或模拟器都会出现问题。

Verilog 4位上下计数器采用负边沿触发T触发器设计

2 个答案: