标签： verilog fpga system-verilog register-transfer-level asic
我想提高我设计的工作频率，在寄存器中注册时序分析我观察到组合元素有很多延迟。这影响了电路的时序，观察到的松弛约为-0.3ns，我想知道是否可以向目标寄存器添加约3 ns的偏斜（类似于引入延迟或在时钟树中添加缓冲区这个节点）。 如果可以这样做，我想在synopsys中使用命令。
由于
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您正在寻找的是被称为有用的倾斜。请参阅：http://www.slideshare.net/miaofei/snug-presentation-final4
和
http://rd.springer.com/chapter/10.1007/0-306-47823-4_8#page-1