FPGA：没有用户定义的时钟警告

Question

我正在Vivado与Artix 7（xc7a15tftg256）合作。在此项目中显示一条警告消息。

  

[Power 33-232]设计中未找到用户定义的时钟！

我正在使用MRCC引脚进行系统时钟输入。系统时钟使用

if(rising_edge(clock)) then
    count := count+1;
end if;

请提供此问题的解决方案。提前谢谢。

Answer 1

此警告表示您的设计中没有定义的时钟信号。在某些情况下，Vivado会自动为您约束时钟，但如果您直接使用输入引脚作为时钟，则不会。仅使用时钟引脚是不够的，因为您也可以将时钟引脚用于IO。

您需要做的是提供时钟约束。一个例子是：

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

其中周期是输入时钟的周期nS，波形后的第一个数字是上升沿的时间，第二个是下降沿的时间。以上示例为250MHz，50％占空比，0度相移时钟。如果占空比为50％且没有相移，则无需波形参数。