Kintex7 FPGA上输入时钟的最佳途径

Question

我正在寻找一个不太理想的情况的建议。

我继承了一个存在硬件设计问题的项目。我们为芯片生成时钟，该时钟通过无时钟输入将时钟反馈回去。它可以在高达160MHz的频率下工作，但是我们希望增加时钟，因此我正在研究IO选项。这用于为8个并行数据输入提供时钟。

现在，数据输入经过一个延迟和一个IDDR块。输出被馈送到FIFO。我们的时钟仍被路由到BUFG-因此我们有：

Data - IDELAY - IDDR - FIFO
Clock - BUFG ----^------^

我在某处读到路由到BUFG的延迟较大，因此BUFR-BUFIO更好。是这样吗我错过了更好的选择吗？

Answer 1

当您说生成“芯片”时钟时，我假设您的意思是Kintex7芯片。

延迟不是问题。问题是要正确设置时序收敛，以便静态时序分析可以验证您是否违反了电路板上所有边界角的设置或保持时间。

如果您查看DS182文档，则会在AC Switching特性下找到，这将使您大致了解芯片的性能。

但是，最好的办法是让Vivado内部的时序分析器为您计算所需的时钟频率是否能够关闭时序。

您只需要确保

1. 数据输入与您的最终时钟同步。
2. 如果不是，则相对于最终时钟跨两个寄存器阶段为该数据输入提供时钟。
3. 指定您的时间限制
4. 进行综合和实施
5. 检查时间以确保没有违规情况。

或者也许我不了解您要做什么。