我在FPGA上实现了硬件架构，并在此架构上使用了一些乘法器功能，
我想知道ISE软件或硬件（使用芯片范围）是否有任何方法或方法来计算每个部分/步骤的最大延迟时间？
例如我想知道我是否增加了输入时钟脉冲，哪些部分无法正常工作？
答案 0 :(得分：3)
查看设计的时序报告，它可以为您提供有关所请求路径中各种元素的延迟信息。
基于此，您还可以获得最小的松弛信息，然后告诉您可以增加多少时钟，然后您可以更改时钟频率并重新运行合成以检查它是否保持新时钟频率的时序。 / p>
使用特定测量，例如芯片示波器，仅提供有关该特定芯片的信息，特定电源，特定数据等，其中定时引擎（静态时序分析（STA））给您一个设计和供应商参数的最坏情况分析。