我对Zedboard很新。我正在用VHDL编写一个计数器，并尝试在Zedboard Zynq 7000 XC7Z020-1 CSG484CES EPP上实现它。
当我分配引脚时，我想要一个时钟。但是将“clk”分配给用户交换机似乎是错误的。所以我查了一下文件ZedBoard_HW_UG_v1_1.pdf。
在第2.5章中，它说明如下：
EPP的PS子系统使用专用的33.3333 MHz时钟源，IC18，Fox 767- 33.333333-12，系列终止。 PS基础设施可为PL系统生成多达四个基于PLL的时钟。板载100 MHz振荡器IC17，Fox 767-100-136，在存储区13，引脚Y9上提供PL子系统时钟输入。
但是当我分配 NET“clk”LOC = Y9; 时，它似乎不起作用！我找不到clk的位置！假设是一个我可以控制的按钮或东西，对吗？
警告是这样的：
PhysDesignRules：2452 - IOB q＆lt; 1＆gt;要么没有约束（LOC）到特定位置和/或具有未定义的I / O标准（IOSTANDARD）。这种情况可能严重影响设备，并且将在比特流创建中出错。应通过正确指定引脚位置和I / O标准来纠正它。
每个引脚都有这样的警告。 这是我的ucf文件：
NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
NET "q[6]" LOC = T22;
NET "q[5]" LOC = T21;
NET "q[4]" LOC = U22;
NET "q[3]" LOC = U21;
NET "q[2]" LOC = V22;
NET "q[1]" LOC = W22;
NET "q[0]" LOC = U19;
NET "d[6]" LOC = G22;
NET "d[5]" LOC = H22;
NET "d[4]" LOC = F21;
NET "d[3]" LOC = H19;
NET "d[2]" LOC = H18;
NET "d[1]" LOC = H17;
NET "d[0]" LOC = M15;
NET "clk" LOC = Y9;
NET "clr" LOC = T18;
NET "alm" LOC = U14;
我在哪里可以找到一份文件说明我需要做什么？ 如果Y9是时钟的正确选择，我怎么知道上边缘已经来了？既然没有我可以操作的按钮？ 非常感谢!!!