根据riscv-gcc编译器，我们生成了二进制文件。这个二进制文件数据通过这个信号馈送到火箭芯片。 io_host_in_valid，输入[15：0] io_host_in_bits
这里io_host_in_bits是16位，所以我们在little-Endian模式下为每个指令数据驱动2次。 我们没有得到Rocket core（HTIF）的任何回复。 如何模拟Rocket核心以及是否可以在Xilinx Vivado 2014中进行仿真以及调试设计。 任何人都可以帮助我这个
此致 Santhosh Kumar。
答案 0 :(得分：1)
有关Rocket Chip基础架构的更多信息，我建议您查看第一个RISC-V Bootcamp中的幻灯片和视频。
火箭芯片可以通过两种不同的方式进行模拟/调试：C模拟器和Verilog。有关使用这些模式的信息，请参阅Rocket Chip README。
答案 1 :(得分：1)
Yunsup对riscv-hw邮件列表的回复：
我将查看http://riscv.org/tutorial-hpca2015/riscv-rocket-chip-generator-tutorial-hpca2015.pdf，了解接口和FPGA设置的概述。
这是我们用于测试火箭芯片的测试台的链接：https://github.com/ucb-bar/rocket-chip/blob/master/vsrc/rocketTestHarness.v。我将看看htif_tick函数，其中的实现可以在https://github.com/ucb-bar/rocket-chip/blob/master/csrc/vcs_main.cc找到，它调用htif_emulator_t（https://github.com/ucb-bar/rocket-chip/blob/master/csrc/htif_emulator.h）上的一个方法，该方法继承自htif_pthread_t（https://github.com/riscv/riscv-fesvr/blob/master/fesvr/htif_pthread.cc） 。您还应该查看https://github.com/riscv/riscv-fesvr/blob/master/fesvr/htif.cc。
主机接口（HostIO）不直接接收指令，它是前端服务器（https://github.com/riscv/riscv-fesvr/tree/master/fesvr）访问目标内存和核心控制和状态寄存器（CSR）的端口。