VHDL信号的延迟 - Quartus

Question

使用Altera的Quartus II时遇到了问题。 在VHDL课程中，我对VHDL变量VS信号的行为有疑问。 该理论认为VHDL变量立即获得其新值。另一方面，信号的新值需要延迟。因此两种情况的结果不同。 但这不是我使用Quartus工具时会发生的情况。我意外地得到了两个相同的结果。我不知道为什么会这样，请告知??

Answer 1

如果您的作业都没有明确的延迟条款，例如

y <= x after 10 ns;

，那么差异就是单个​​delta周期。增量周期不是物理时间，在波形中不可见。当您使用更新的变量或信号在稍后的同一过程中分配给另一个输出信号时，您会看到不同之处。从变量中分配复制其新计算的值，从信号中分配将其开始的值复制到当前的增量循环中。

Answer 2

你应该得到相同的结果。不应该有任何延误。在使用VHDL的程序中，程序运行得如此之快，以至于无法测量延迟。如果您想要延迟，可以使用“等待x ns”命令。