如何在执行综合时将参数传递给verilog模块？

Question

我有一个参数化的verilog模块，其位宽可变，具体取决于`define WIDTH中给出的值。

但是，我希望能够通过使用设计编译器在综合期间传入参数来以某种方式更改WIDTH的值。

我想知道是否有办法做到这一点？

例如，我希望能够为设计编译器的输入文件编写以下内容：

analyze -format sverilog -define WIDTH 10 myverilogfile.v

Answer 1

对于Design Compiler，格式为：

analyze -format sverilog -define WIDTH=10,DEPTH=128 myverilogfile.v

Answer 2

是的，大多数编译器都会让你这样做。它是特定于工具的，但没有标准规范。最常见的格式是+define+WIDTH=10;你必须检查文档或帮助你的编译器（或实验）