Question

我需要生成一个恒定的高信号pulse_out以输出到示波器。

我尝试让输出信号pulse_out＆lt; ='1'，这也没有用。我相信由于我的知识，输出端口信号需要由时钟驱动。

我也尝试使用组合逻辑，让两个彼此相反的信号通过使用AND，OR产生一个新信号，这也不起作用。

我知道这是一个愚蠢的问题，但我很难过。显示如何输出常量高值'1'的任何示例代码都会很棒。

Answer 1

我同意Josh关于检查您的引脚编号和引脚报告的评论，以确保您正在驾驶您认为自己的引脚。将信号设置为“1”应该将引脚驱动为高电平。

你可以通过驱动一个分开的时钟来仔细检查它，并给自己一个优势来触发一个范围。

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;

ENTITY test IS
 PORT (i_clk   : IN  std_logic;
       i_reset : IN  std_logic;
       o_scope : OUT std_logic
       );
END test;

ARCHITECTURE behv OF test IS

SIGNAL scope : std_logic;

BEGIN
p1 : PROCESS (i_clk, i_reset)
 BEGIN
  IF i_reset = RESET_LEVEL THEN
   scope <= '0';
  ELSIF clk'event AND clk = '1' THEN
   scope <= NOT scope;
  END IF;
 END PROCESS p1;
 o_scope <= scope;
END behv;

VHDL生成恒定信号

1 个答案: