Verilog：第7行的模块实例化无效

Question

module AND_Bank(output reg [31:0] result, input a, input [31:0] b);
genvar i;
wire [31:0] temp;
    for(i=0;i<32;i=i+1)begin
        and(temp[i],a,b[i]);
    end
result[31:0] = temp[31:0];
endmodule

所以我遇到了很多编译问题。这是最常见的一种，但它可以是任何东西。