编码器和我对数字逻辑的挑战

时间:2015-02-22 21:02:57

标签: computer-architecture encoder digital-logic vlsi digital-design

在以下Encoder中,bigger号码的优先级更高。如果初始状态为0,则在多少clock pulseQ after being 1后,将状态更改为zero

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我的教授,说(3),为什么?

1 个答案:

答案 0 :(得分:1)

初始状态: Q = 0, D1D0 = 00, Q' = 1, JK = 00编码器输入:0001

在第一个时钟脉冲之后,

D1D0 = 01编码器输入:0011因此JK =01重置输出Q = 0, Q' =1

第二个时钟脉冲后,

D1D0 = 10编码器输入:0101因此JK =10设置输出Q = 1, Q' =0

在第3个时钟脉冲之后,

D1D0 = 11编码器输入:1110所以JK = 11。切换输出。

Q1切换为0