Question

在if（lr == 0）的行上，我收到以下错误＆＃34;期待＆＃39; endmodule＆＃39;，找到＆＃39; if＆＃39;。 Verilog代码是一个8位移位寄存器，用作左右移位器，可以在算术和逻辑移位之间进行选择。我无法理解为什么我收到错误。它可能是某种类型的语法错误，因为我是Verilog的新手。感谢您提前提供任何帮助。

module shifter(
input [7:0] shift_in,
input [2:0] shift_by,

 // 0 for left, 1 for right
input lr,

 //0 for logical, 1 for arithmetic
input arith,
output reg signed [7:0] shift_out
);

//left shift
if(lr == 0) 
begin
    assign shift_out = shift_in << shift_by;
    assign shift_out[0] = 1'b0;
end
//right shift
else begin
    //logical shift
    if (arith == 0) begin
        assign shift_out = shift_in << shift_by;
        assign shift_out[7] = 1'b0;
    //arithmetic shift
    end else begin
        assign shift_out[7] = shift_in[7];
        assign shift_out = shift_in << shift_by;
    end
end

endmodule

Answer 1

你不能使用if这样的if语句。放入始终阻止并删除分配。

always @* begin
//left shift
if(lr == 1'b0) 
begin
    shift_out = shift_in << shift_by;
    shift_out[0] = 1'b0;
end
//right shift
else begin
    //logical shift
    if (arith == 0) begin
        shift_out = shift_in << shift_by;
        shift_out[7] = 1'b0;
    //arithmetic shift
    end else begin
        shift_out[7] = shift_in[7];
        shift_out = shift_in << shift_by;
    end
end
end

收到以下错误：＆＃34;第36行期待＆＃39; endmodule＆＃39;，发现＆＃39;如果＆＃39;

1 个答案: