Question

所以我考试了，我正在解决问题。其中一个问题是非常基本的，但我认为我没有确切的逻辑。它只是给我一小部分代码，并询问它会产生多少个触发器。你能帮我理解我怎么能找到这个吗？谢谢！

Architecture rtl of ex is
    signal a,b,q, int: bit_vector(3 downto 0);
begin
    process(clk)
    begin
        If  clk = '1' and clk'event then 
            int <= int +1;     
            q <=int;
            a <= b xor q;
        end if;
    end process; 
    b <= int
end;

Answer 1

好的，这是正确的 - 但是狡猾的 - 回答，但需要注意的是，这几乎肯定不是问题所要求的。

鉴于上述架构声明，很明显除了内部信号之外，没有其他任何指配。我们没有显示实体声明，但是从架构中我们可以假设至少有一个名为Input的{{1}}端口。可能有也可能没有产出;我们无法分辨，但是它们无关紧要，因为它们没有任何作业。

因此，上述架构不会影响任何输出，因此在合成的逻辑最小化阶段将完全修整，并且不会产生任何触发器。

这段代码会生成多少个触发器？

1 个答案: