我们使用“综合工具”优化了哪些参数?

时间:2015-02-09 11:29:21

标签: vhdl verilog system-verilog

先生,我很困惑,仿真和综合之间的基本区别是什么,以及我们使用合成器优化ASIC / FPGA设计的重要参数是什么。

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模拟是随着时间的推移模仿FPGA或ASIC设计的操作。您使用称为模拟器的计算机软件来更改设计的输入并观察其输出。在运行足够数量的仿真并确定您的设计按预期工作后,您将针对特定ASIC或FPGA执行设计综合。它有点类似于编译C代码并将其编译为可执行文件以在Windows,Mac,Linux等上运行。 综合参数处理时序优化,提高设计性能(增加设计可运行的最大频率),面积优化(设计采用的FPGA / ASIC逻辑量),功耗优化(设计消耗的功率)和合成时间(合成大型FPGA / ASIC设计可能需要数小时)。