Question

我有一个D触发器的VHDL代码，以及一个结构上使用它的T触发器：它由一个DFF组成，D输入与T一起用Q，一个时钟。但我的模拟给了我一个只有红色直线'U'的输出波形。我认为这是因为从Q到D的反馈，并且在开始时未初始化。但我不知道如何写它。这是代码：

- 这是DFF：

    library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity d_flip_flop is
     port(
         clk : in STD_LOGIC;
         din : in STD_LOGIC;
         reset : in STD_LOGIC;
         dout : out STD_LOGIC
         );
end d_flip_flop;

architecture d_flip_flop_arc of d_flip_flop is    
begin

    dff : process (din,clk,reset) is
    begin
        if (reset='1') then
            dout <= '0';
        elsif (rising_edge (clk)) then
            dout <= din;
        end if;
    end process dff;


end d_flip_flop_arc;

- TFF：

    library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity tff_using_dff is
     port(
         clk : in STD_LOGIC;
         t : in STD_LOGIC;
         reset : in STD_LOGIC;
         dout : out STD_LOGIC
         );
end tff_using_dff;

architecture tff_using_dff_arc of tff_using_dff is    

component d_flip_flop is
     port(
         clk : in STD_LOGIC;
         din : in STD_LOGIC;
         reset : in STD_LOGIC;
         dout : out STD_LOGIC
         );
end component d_flip_flop;

signal ip : std_logic;
signal op : std_logic;    

begin

    ip <= op xor t ;
    u0 : d_flip_flop port map (clk => clk,
                            din => ip,
                            reset => reset,
                            dout => op);

    dout <= op;


end tff_using_dff_arc;

- 和当前的测试平台：

 library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity T_FF_tb is
end T_FF_tb;

architecture T_FF_tb of T_FF_tb is
component tff_using_dff is 
     port(
         clk : in STD_LOGIC;
         t : in STD_LOGIC;
         reset : in STD_LOGIC;
         dout : out STD_LOGIC
         );
end component;

signal clk,t,reset: std_logic:='0';
signal dout: std_logic:='0';
begin
U0: tff_using_dff port map(clk,t,reset,dout);
clk<=not clk after 5 ns;
t<= not t after 30 ns;

end T_FF_tb;

Answer 1

你的'U'是由D触发器的输出在组合表达式中使用而不被重置为已知状态引起的。

将D触发器掩埋在T触发器实体中的最简单方法是重置为已知的将是沿着线路向测试台添加第二个进程：

RESET_PROC:
    process
    begin
        wait for 5 ns;
        reset <= '1';
        wait for 5 ns;
        reset <= '0';
        wait;
    end process;

Answer 2

在测试平台中选通reset信号的替代方法（无论如何应该这样做），您可以定义d_flip_flop输出的初始状态。这可以通过为初始状态分配定义寄存器输出的临时信号dout_i来完成。 E.g。

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity d_flip_flop is
  port(
     clk : in STD_LOGIC;
     din : in STD_LOGIC;
     reset : in STD_LOGIC;
     dout : out STD_LOGIC
     );
end d_flip_flop;

architecture d_flip_flop_arc of d_flip_flop is    
  signal dout_i : STD_LOGIC := '0';
begin

dff : process (clk,reset) is
begin
    if (reset='1') then
        dout_i <= '0';
    elsif (rising_edge (clk)) then
        dout_i <= din;
    end if;
end process dff;

dout <= dout_i;

end d_flip_flop_arc;

这应该达到同样的预期效果。它还有一个额外的好处，就是让d_flip_flop更加强大。

使用VHDL中的D触发器对T触发器进行测试

2 个答案: