有人可以帮助解释从火箭核心的fsim目录（Top.DefaultFPGAConfig.v，使用提供的默认conf文件）生成的verilog代码与Zedboard文件夹中的verilog代码之间的差异（Top.DefaultFPGAConfig .V）？它们或多或少大小相同，除了一些我无法理解背后原因的变化外，看起来相似......
我正在尝试在virtex 7 FPGA而不是基于Zynq的电路板上进行综合，但我只想帮助理解这两个来源之间的不同之处。
此外，是否有人合成了fsim verilog代码并在FPGA上运行测试平台（非基于Zynq）？
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fpga-zynq repo中包含的verilog应该与火箭芯片内fsim内部相同的配置相同，因为它是如何生成的。如果你使用更新版本的凿子或火箭芯片来重新生成verilog，你可能会得到略微不同的verilog。这只是一个不提交fpga-zynq的情况，就像凿子本身更新一样。凿子的一些更新调整了它的内部传递，因此有时会导致稍微不同的verilog输出。
我们还没有在非Zynq FPGA上测试verilog。 verilog本身并不是那么专业，所以我认为将它放到Virtex 7上的大部分痛苦都会与它连接起来。我肯定会看看rocketchip_wrapper.v，以了解火箭芯片期望的外部连接。