标签： verilog
我正在阅读一段verilog代码并遇到以下内容
abet_val<=strt?{{12 -1{1'b0}}, write_rly}:{{12 -1{1'b0}}, 1'b1};
花括号“{}”里面的东西是什么意思？ 请帮帮我。
答案 0 :(得分：0)
它是{11'b0}, write_rly和12'b1之间的多路复用器。当strt是一个你选择第一个选项时，当它是零时你得到第二个输出
{11'b0}, write_rly
12'b1
{}这些是连接运算符，意味着您将它们组合成一个数字