如何在verilog中初始化参数数组？

Question

如何在verilog中初始化参数类型数组，其中每个成员都是32位十六进制表示法数字？ 我尝试了以下但它给了我语法错误。

parameter [31:0] k[0:63] = {32'habc132, 32'hba324f, ...};

我正在使用最新版本的iverilog进行编译。

Answer 1

On EDA Plyground以下示例使用modelsim 10.1，该文件具有.sv扩展名，使其被解释为SystemVerilog：

module test;
parameter [31:0] k [0:1] = {32'habc132, 32'hba324f};

  initial begin
    $displayh(k[0]);
    $displayh(k[1]);
  end
endmodule

如果设置为SystemVerilog不起作用或模拟器不可用，我建议在问题中包含语法错误。