Question

我试图在Altera Quartus中使用Verilog预处理器宏，需要在变量名中使用参数值。

示例：

`define INCREMENT_COUNTER(parsername) \
__parsername_counter <= __parsername_counter + 4'h1;

所以使用`INCREMENT_COUNTER(p1)应该给出

__p1_counter <= __p1_counter + 4'h1;

但是，解析器名称未正确替换并返回

__parsername_counter <= __parsername_counter + 4'h1;

我也尝试过使用

__``parsername``_counter <= __``parsername``_counter + 4'h1;

也不起作用。任何帮助将不胜感激。

Answer 1

``适用于VCS和Incisive，但我不了解Quartus：

module tb;

reg clk = 0;
always #5 clk = ~clk;

reg [3:0] __foo_counter = 0;

`define INC_CNT(name) __``name``_counter <= __``name``_counter + 1;

always @(posedge clk) `INC_CNT(foo)

initial begin
    $monitor($time, " clk=%b cnt=%d", clk, __foo_counter);
    #55 $finish;
end

endmodule

/*

Outputs:

                   0 clk=0 cnt= 0
                   5 clk=1 cnt= 1
                  10 clk=0 cnt= 1
                  15 clk=1 cnt= 2
                  20 clk=0 cnt= 2
                  25 clk=1 cnt= 3
                  30 clk=0 cnt= 3
                  35 clk=1 cnt= 4
                  40 clk=0 cnt= 4
                  45 clk=1 cnt= 5
                  50 clk=0 cnt= 5
*/

Answer 2

我知道这有点旧，但正确的答案是在SystemVerilog之前可以连接。

所以如果有人想要使用它：设置 - ＆gt; Analysys＆amp;综合设置 - ＆gt; Verilog HDL并检查SystemVerilog

有些模拟器可能会使用它而不管选择的标准（如Icarus），这可能会有点混乱。

Answer 3

我能够使用{"a","b"}语法在宏中与params连接。

例如：

`define DEFAULT_CS_PATH(x,y) {"../../../fpgas/cs/", x, "/build/tmp/scalar", y, ".mif"}

cs20_top #(
               .SCALAR_MEM_0 (`DEFAULT_CS_PATH("cs20","0")),
               .SCALAR_MEM_1 (`DEFAULT_CS_PATH("cs20","1")),
               .SCALAR_MEM_2 (`DEFAULT_CS_PATH("cs20","2")),
               .SCALAR_MEM_3 (`DEFAULT_CS_PATH("cs20","3")))
        cs20_top (
            .CLK                (clk),

            ...
);

Verilog预处理器字符串连接

3 个答案: