verilog连接的方向

Question

我是verilog的初学者。

几乎所有连接示例如下所示。

wire [3:0] result;
reg  a, b, c, d;

result = {a, b, c, d};

以下是否可能？

wire [3:0] result;
wire a, b, c, d;

{a, b, c, d} = result;

Answer 1

作业的LHS（左侧）确实允许连接。

module mod1;

wire [3:0] result;
wire a, b, c, d;

reg e,f,g,h;

{a, b, c, d} = result; //Invalid, not in procedural construct

assign {a, b, c, d} = result; //Valid
assign {a,{b,c},d}  = result; //Valid

initial 
   {e, f, g, h} = result; //Valid

endmodule