VHDL：inout信号在模拟中不会改变

Question

我有一段VHDL如下：

在状态sW中，数据是8位INOUT信号，img_bus是8位IN信号。在模拟中，我为img_bus分配了一个常量值，但数据不变，并保持“ZZ”。像这样： 我的模拟或代码本身有什么问题吗？我已经确定该州是在sW。谢谢！