使用FPGA进行高速设计

Question

我在FPGA上设计高速FIR滤波器。目前我的采样率是3600MSPS。但是设备支持的时钟是350MHZ。请建议如何进行多个实例化 或并行实现FIR滤波器，使其满足设计要求。

还建议如何将样本传递给并行实现

Answer 1

根据您提供的信息，很难回答您的问题。

我要问自己的第一个问题是：你可以降低采样率吗？ 3600 MSPS非常高。如果您真正支持需要带宽的数据，则采样率只需要很高。

假设您确实需要该速率，那么为了实现以如此高的采样率运行的FIR滤波器，您需要按照建议并行化架构。通常很容易实现这种结构。这里显示了一个示例方法：

http://en.wikipedia.org/wiki/Parallel_Processing_%28DSP_implementation%29#Parallel_FIR_Filters

每个时钟周期，您将并行字传递到每个滤波器部分，并从组合滤波器输出中提取一个字。

但只有您了解FPGA设计的要求和限制;你必须根据你的要求制作FIR滤波器。