我打算为我的最后一年项目设计一个像VHDL这样的硬件模拟语言。我应该怎么做呢？
非常感谢任何帮助。
答案 0 :(得分：6)
如果您想设计硬件模拟语言，请从硬件开始。
确定您想要模拟硬件的级别 - 晶体管级别，开关级别，寄存器级别，行为级别以及不需要的级别。其他一切都从那里开始。一旦确定，您将知道您的语言需要支持哪些构造。
您需要知道您的语言可以使用哪种设备 - 晶体管，门，寄存器，多路复用器，存储器，算术单元和什么不是。然后，您需要为每个设备找到合适的模型。
最后，您肯定希望限制范围。限制自己做一件事。 VHDL语言不是一个人在一天内发明的。
答案 1 :(得分：5)
你有没有得过这个项目，或者你决定自己做这个项目？如果它是后者那么你可能想重新思考它我害怕。像这样的大型开放式项目对学生来说并不总是很好。
如果您真的想这样做，那么请自己使用VHDL并阅读用户对它的评论。从那里你会发现惹恼或刺激其用户的东西，然后设计更好的东西。
答案 2 :(得分：4)
如果您正在寻找更多并发语言的例子，那么MyHDL和XMOS XC是其他尝试，远离传统的Verilog和VHDL。
答案 3 :(得分：2)
设计语言就像设计规范一样简单。你打算设计合成器和模拟器吗？