VHDL解析错误，意外的GENERIC，期待END

Question

我在vhdl中有一段代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity UartTX is


    port(clk,reset,tx_start,s_tick:in std_logic;
            datain : in std_logic_vector(7 downto 0);
            tx_done : out std_logic;
            tx:out std_logic);

    generic(DBITS : integer := 8; SB_TICK : integer := 16);

end UartTX;

architecture Behavioral of UartTX is

type tx_state is (idle,start,data,stop);

begin


end Behavioral;

在Xilinx ISE 10.1中检查语法时， 错误

  

解析错误，意外的GENERIC，期待END

与

有关

  

通用

实体声明的一部分。会是什么原因？

Answer 1

generic子句必须在port子句之前，因此只需将generic子句移到entity内。