在verilog中移位输入位

Question

我有一个4位输入A，我想左右移动。我想知道是否可以仅移动输入而不是将移位值分配给输出。例如，我可以做B = A＆lt;＆lt; 1但我不想做一个新的变量。 输入本身可以移位，所以我可以在模拟后显示它吗？

Answer 1

您将无法更改模块内部的输入值，但是当您连接到上述级别的端口时，您可以将其移位：

module foo (A);

  input [3:0] A;

endmodule

module tb;

  wire [3:0] signal = 4'b0101;
  foo u_foo (.A(signal << 1));

endmodule