VHDL - 绘制代码的结构[帮助]

Question

我现在正在用VHDL进行一些练习，我需要你们的一些帮助，一些指导，让我走上正确的道路。

代码如下：

signal clk,reset:std_logic
signal q:unsigned(3 downto 0);

process(clk,reset)
   variable count:integer range 0 to 15;
begin
   if (reset=’1’) then
      q<=(others=>’0’);
      count :=0;
   elsif (clk’event and clk=’1’) then
      count:=conv_integer(q);
      count:=count+1 mod 16;
      q<=conv_unsigned(count,4);
  end if;
end process;

可以跳过输出“q”的第一部分，我只对“计数”部分感兴趣。 我还将添加两张图片，说明我如何相信它可以完成。 OBS！请记住，计数是一个过程中的变量，因为你错过了。

该死的我无法上传图片，需要10个代表点。我可以通过外部链接发布到ImagesHack吗？

干杯

Answer 1

这就是你要找的东西。加法器可以像@Russell一样在维基百科链接中绘制，但我认为这不是本练习的重点。信号q和变量count都将推断寄存器。