Verilog：在实例化过程中使用'PARAMETER

Question

我试图理解一段Verilog代码如下：

module_name instance_name (
.....
.signal1(signal1_local['SIGNAL_WIDTH - 1 : 0]),
....
);

我无法理解'SIGNAL_WIDTH，为什么撇号（'）在这里使用？任何人都可以告诉它意味着什么？ 提前致谢

Answer 1

这是一个刻度定义：

代码中的某些地方会有类似的东西：

'define SIGNAL_WIDTH 10

它们往往是全球性的，所以它可能在任何地方。