在几乎所有用于FPGA的综合工具中，HDL合成的输出都是某种EDIF格式。例如。在Synopsys中，这种格式有一个扩展名.edn。但是，这种格式已经取决于FPGA技术（取决于在合成及其单元之前选择的FPGA类型）。同时在所有综合工具中，我可以看到最简单的OR，AND门和DFF的门级表示，但具有这种表示级别的输出文件是加密的。
我必须在FPGA合成过程之后获得最低级别（AND，OR，DFF）网表。由于生成的EDIF文件依赖于技术/单元，因此解析它们并不是很容易（我需要FPGA单元描述库）。无论如何，我可以使用任何综合程序获得最低级别的网表表示吗？
提前感谢您的关注。
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如果需要低级门网表，则需要合成具有这些元素的目标库。由于FPGA中没有原始门，当合成器以它们为目标时，它（显然）会创建可用的元素。
如果您使用ASIC工具，那么将使用低电平门，因为这是该目标可用的。
答案 1 :(得分：0)
我不确定我是否理解为什么你需要解析edif网表。但是，如果您在syntesis之后将网表导出为VHDL或Verilog并解析该语言，它会帮助您吗？大多数综合工具都有此导出选项，可在合成后重新模拟设计。