在verilog中使用较少级别的包装器有什么好处吗？

Question

具体来说，我在询问层次设计中是否有更少级别的优势。 防爆。 5级与6级相比。

我看到的唯一的专业/缺点是可读性，也许更快的编译取决于工具？

谢谢！

Answer 1

好的，这取决于你如何设置约束以及你正在使用什么工具。因此，如果您允许使用该工具（确保xilinx的vivado和ise也能做到这一点，并且还能够在编译/合成/ pnr（布局和布线）上“展平”您的设计），平面设计和平面设计之间的性能应该没有区别。分层设计。这是因为在尝试组合逻辑和放置luts时，该工具基本上忽略了文件的边界。

另一方面，如果您生成一个网表，或者甚至有一个工具将它们放在一起，然后尝试将它们单独拼凑在一起，您可能会错过共享逻辑或者陷入不太理想的放置或布线情况。

总体而言，如果您对设计的性能感兴趣，让工具尽可能多地工作，您提供的自由越多，工作效果就越好。因此，如果您使用包装器（人类可读性的好主意），请确保使用展平选项为工具提供自由。

Answer 2

我不会回答你关于等级较低的优点的问题，但我会给你一个一般的建议。

在编写设计时，不要考虑较少层次结构的优势（在模拟时间/区域/功率/其他任何情况下）。前端 - 后端分离的重点是允许逻辑设计人员专注于功能。您的设计层次结构的形式应仅取决于功能考虑因素（逻辑分离/时钟域/电源域/重置域/等）。创建最好的功能，让后端人员完成他们的工作（通常，他们擅长）。