Xilinx ISE 14.4中的最大时钟确定

Question

我在Verilog中实现了一段代码，用于计算图像的质心 我在Post位置和路由模式下使用Xilinx ISIM模拟器模拟了代码并且运行良好，现在我想确定代码可以运行的最大时钟速度。
时钟报告中的设计摘要表明，最大延迟为0.057纳秒，这意味着我的时钟速度可以小于1 / 0.057纳秒，或者是否存在最大可能时钟速度的其他指示。

Answer 1

确定这一点有几个因素，您可能需要更多信息，即最大延迟（例如抖动，保持时间，设置时间等）。时钟速度肯定不会小于1 / .057ns，等于17GHz。此外，您对此设计的目标是什么？因为如果它是用于FPGA，那么你将无法超越当前芯片的规格。

如果你转到你的xst.log文件（那就是你有vivado / ISE打印出一份报告）然后你转到该文件的底部，它会给你一个时间摘要。其中一行会说：

最小周期：x ns（最大频率：X MHz）这将告诉您运行速度有多快。