同时我正在收到这个警告。使用synopsys设计编译器的vhdl代码。 如何消除此警告？
答案 0 :(得分：4)
这是一个有用的警告：这是一个警告，而不是一个错误：你为什么要消除它？
1）是否预期会有高风扇？如果没有，找出它为什么会发生，如果它是由一个错误，（我想要一个寄存器，而不是32！）修复它。
2）如果高扇出是真实的并且您可以容忍慢速计时，则增加综合工具中的扇出限制。
3）如果高扇出是真实的并且你不能容忍慢速时间，那么检查工具是否正在复制信号足够多次以减少扇出并改善时间。它会在某处报告重复的信号。
4）如果你的过程要求你删除每一个综合警告（我从未在任何地方工作过），那么你自己复制信号（并添加合成属性以防止它们被移除！）以减少扇出，足以消除警告。 但这会导致设计混乱，难以维护。
答案 1 :(得分：0)
Design Compiler使用更简单的模型计算高扇出网络的延迟，以划分计算工作量。这会降低相关网络上的时序分析的准确性，这些网络主要携带复位或扫描信号。
如果时间限制有足够的余量或网络的延迟不是那么关键，则可以忽略警告。如果STA在合成后以完全准确的方式运行，那么它已经安全了。
如果准确性比合成的运行时更重要，则high_fanout_net_threshold变量可以设置为更大的值。只需将其设置为0即可确保以完全准确的方式计算所有净延迟。