超低功耗加法器和乘法器vhdl

Question

正在开发一种需要超低功耗的低频30 khz模块。问题是研究侧重于提高加法器和乘法器的性能，而不是关注功耗。 有人可以告诉我，乘法器和加法器的最佳架构是什么，它具有最低的功耗nW 谢谢

Answer 1

在VHDL的上下文中似乎是一个有效的问题。

电源使用由两个因素组成，静态和动态。前者与您的设计使用的资源区域有关，后者与您设计中每秒信号的转换次数有关。这种动态功率是由许多因素造成的，例如晶体管中的线路损耗，以及设计中的导线将具有电容元件这一事实。

在您建议的极低速度下，静态功耗将占据主导地位，因此采取的方法可能是缩小设计尺寸。

例如，有许多已发布的位串行乘法器设计。

使用加法器，根据操作数的宽度/数量，您可以专注于使用压缩tress作为预处理步骤。

这些当然只是建议，很多将取决于您的目标硬件。