System verilog中结构与并集的区别

Question

我很难理解System Verilog中Unions和Structures的使用。我知道他们以不同的方式分配记忆，但是，我想深入了解结构和联合。对我这样的人来说，LRM很难理解。

Answer 1

SystemVerilog中的结构和联合与C中的结构和联合非常相似。因此，如果您正在寻找用例，那么阅读它们如何在C中使用可能会有所帮助。

以下是一个解决此问题的问题：Difference between a Structure and a Union in C

SystemVerilog为结构和联合添加了打包与解包的区别。打包的联合必须包含大小相同的类型（位数）。

Answer 2

您的问题的答案很大程度上取决于您是否尝试编写可综合的RTL代码。对于RTL，struct和union提供了不同的访问位的方法。见How does a system verilog structure be realized in hardware? are the members declared as wires?

对于testbench或其他代码，在将语言边界跨越为C时经常使用这些类型。