我刚刚开始使用Verilog系统来设计硬件。
我不知道在,
中使用or
和always@
之间是否存在差异。
例如:
always @(S or C)
和
always @(S,C)
是否有区别,如果有,那是什么?
答案 0 :(得分:1)
他们是同义词。没有任何区别。
此外,两者都不应在测试平台之外使用。相反,将always @(*)
用于组合块;所有现代(2001+)综合工具都支持它,并自动使块对块中引用的任何信号敏感。
如果您正在使用SystemVerilog,则可以(并且应该)考虑使用always_comb
代替。