Verilog是否有TAP（Test Anything Protocol）实现？这会很好，因为我可以使用证明来自动检查我的结果。
更新： 2009年10月9日：有人问为什么不使用断言。部分TAP给了我一些很好的报告，例如文件数量和测试次数。它也可以与smolder一起用于报告一段时间内的进展。
10/12/09：我正在寻找一个最小的实现，包括开头和结尾的测试次数以及ok，diag和fail函数。是（）会很好，但不是必要的。
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我认为Verilog没有原生的TAP实现。我想说使用TAP的重点是添加TAP生成器相对简单。如果你打算在Verilog做很多工作，你可能想写自己的。
那就是说，你看过veripool了吗？您可以使用Verilog :: Parser作为桥梁来生成可以使用TAP::Parser＆amp; Test::Harness