verilog:如何添加参数

时间:2013-02-27 20:36:17

标签: verilog xilinx

我想要参数化模块。它有以下定义:

module example (...);
    parameter A = 2;
    parameter B = 2;
    parameter C = A + B;

endmodule

然而,当我打印出参数值时,我得到A = 2,B = 2和C = 1 ...任何想法为什么?

1 个答案:

答案 0 :(得分:6)

找到解决方案 - 使用localparam。

module example (...);
  parameter A = 2;
  parameter B = 2;
  localparam C = A + B;

endmodule