Question

我有一个verilog代码，我希望使用递归。但是，每当我在一个始终阻止中尝试这个时，它会给出一个错误，说这不是一个任务。

有没有办法在always块中实现模块？无论如何我还可以在always块中使用递归吗？

Answer 1

您可以使用生成块编写递归模块：

module unary_and
#(parameter WIDTH = 32)
(input [WIDTH-1:0] in_and,
output            out_and)

generate
 if(WIDTH == 1) begin
   assign out_and = in_and;
 end
 else if(WIDTH == 2) begin
   assign out_and = in_and[0] & in_and[1];
 end
 else begin
   unary_and #(.WIDTH (WIDTH/2))
     unary_and_low
       (.in_and  (in_and[WIDTH/2-1:0]),
        .out_and (out_and_low));

   unary_and #(.WIDTH (WIDTH - WIDTH/2))
     unary_and_high
       (.in_and  (in_and[WIDTH-1:WIDTH/2]),
        .out_and (out_and_high));

   assign out_and = out_and_low & out_and_high;
 end
endgenerate
endmodule

这是来自Recursive and Iterative designs in Verilog，您也可以在其中找到其他解决方案。您也可以查看Recursive Modules。

也许你也应该看看这些问题和答案：
Could we have generate inside an always block?
Verilog generate/genvar in an always block

在Always块中的Verilog递归

1 个答案: