Verilog：Reg没有宣布

Question

以下是注册分配的声明

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter

但是在模块的最后一行，我得到了这个错误，它指向相同的reg分配。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.

任何人都可以帮助我，因为我对verilog的整体经验只是一本书:(

Answer 1

在verilog中，您只能为reg或always块中的initial分配值。您还可以在总线名称的错误一侧从RGB总线中剥离位的位数。

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

请注意，在verilog中，代码中的bi7等参数名称通常是用大写字母定义和编写的，以便于选择。